Samsung a dévoilé une feuille de route détaillée en trois étapes pour le développement de la mémoire haute vitesse de nouvelle génération (HBM). L'aboutissement de ce plan sera la conception zHBM, qui combine éléments de mémoire et unités de calcul dans un seul boîtier vertical. Cette annonce, faite lors du forum Hot Chips 2026, est remarquable car le fabricant coréen ne se contente plus d'augmenter le nombre de puces DRAM et d'accélérer les transferts de données pour améliorer la HBM. L'entreprise prévoit désormais d'intégrer à la couche de base des fonctions de plus en plus complexes, en transférant progressivement une part importante des opérations de calcul directement vers le sous-système mémoire. Dans la configuration HBM actuelle, plusieurs couches DRAM sont empilées sur une puce de base inférieure. L'ensemble ainsi constitué est installé à côté d'un accélérateur graphique, d'une puce d'IA ou d'une autre unité de traitement du processeur (XPU) sur un substrat interposeur commun. Des interconnexions verticales en silicium (TSV) relient les couches DRAM, et l'interposeur crée un large bus de contacts électriques reliant la mémoire et le processeur. À partir de la génération HBM4, Samsung a modernisé la production de ses puces de base en utilisant un procédé avancé de 4 nanomètres, alors qu'auparavant elles étaient fabriquées selon la même technologie que les cellules mémoire. Cette innovation permet d'améliorer la consommation d'énergie et de réduire la surface de la puce. Cependant, son principal avantage réside dans la possibilité d'intégrer des circuits logiques avancés directement sous chaque empilement HBM. Samsung entend exploiter ce potentiel progressivement.

Dans un premier temps, l'essentiel du traitement des données traditionnel reste assuré par l'XPU, tandis que le cristal HBM sous-jacent se voit attribuer des fonctions de contrôle et de gestion supplémentaires. Dans les versions futures, certaines opérations pourront être déléguées à cette couche logique, réduisant ainsi le volume de données transférées entre la mémoire et l'accélérateur principal. Dans la version finale du zHBM, la proximité traditionnelle entre les unités de calcul et la mémoire disparaît. Au lieu d'installer les piles HBM à côté du processeur sur l'interposeur, le concept de Samsung prévoit de placer les couches DRAM directement au-dessus de l'XPU, créant ainsi une structure tridimensionnelle où la mémoire et le calcul sont intégrés dans un seul bloc. Cette approche pourrait éliminer le principal goulot d'étranglement du matériel d'IA : les coûts de transport des données. Selon Samsung, les piles HBM4 actuelles atteignent un débit de 1 à 5 To/s, selon l'implémentation. Toute augmentation supplémentaire de ce débit, obtenue en accroissant le nombre de broches d'E/S et les fréquences de fonctionnement, complexifie la conception du boîtier et augmente sa consommation énergétique. En réduisant la distance physique entre les unités de calcul et la mémoire, il est possible d'améliorer simultanément les débits de transfert de données, de réduire la consommation d'énergie et de diminuer la latence. Le principal obstacle reste la dissipation thermique.